Tugas 8 " Sistem Digital "

1. Register Buffer Terkendali

Gambar Rangkaian Buffer Terkendali

Pada rangkaian diatas menunjukkan register buffer terkendali dengan CLR aktif – tinggi. Apabila CLR tinggi, semua flip – flop mengalami reset dan data yang tersimpan menjadi :

Q = 0000

Ketika CLR kembali kepada keadaan rendah, register telah siap untuk beroperasi.

LOAD merupakan masukan kendali yang menentukan operasi rangkaian. Apabila LOAD rendah, bit – bit X tidak dapat mencapai flip – flop. Pada waktu yang sama, sinyal komplemennya LOAD’ merupakan keadaan logika tinggi. Sinyal ini menyebabkan keluaran setiap flip – flop diumpan balikkan ke masukannya. Setiap kali system flip – flop menerima masukan tepi naik dari sinyal detak, data akan mengalami sirkulasi dari keluaran kemasukan atau tetap dipertahankan dalam system flip – flop. Dengan kata lain, isi register tidak berubah selama sinyal LOAD dalam keadaan rendah.

Apabila LOAD tinggi, isi kelompok bit X disalurkan kemasukan – masukan data. Sesudah melalui waktu persiapan yang singkat, flip – flop akan siap diisi. Selanjutnya, dengan tibanya tepi positif sinyal detak, bit – bit X dimasukkan dan data yang tersimpan menjadi

Q₃Q₂Q₁Q₀ = X₃X₂X₁X₀

Ketika LOAD kembali kepada keadaan rendah, data – data tadi telah tersimpan dengan aman : ini berarti bit – bit X dapat berubah tanpa mengganggu kata yang telah tersimpan itu.

2. Register Geser Terkendali

Sebuah register geser terkendali ( controlled shift register ) mempunyai masukan – masukan kendali, yang mengatur operasi rangkaian pada pulsa pendetak berikutya.

Gambar Rangkaian Register Geser Terkendali

Pada gambar diatas memperlihatkan bahwa operasi penggeseran ke kiri dapat diselesaikan . SHL merupakan sinyal kendali . apabila SHL rendah, maka sinyal SHL tinggi. Keadaan ini membuat setiap keluaran flip – flop masuk kembali kemasukan datanya. Karena itu, data tetap tersimpan pada setiap flip – flop pada waktu pulsa – pulsa detak tiba. Dengan cara ini, sebuah kata digital dapat disimpan selama waktu yang diinginkan.

Apabila SHL tinggi, D_in akan masuk ke dalam flip – flop paling kanan, Q_O masuk kedalam flip – flop kedua, D₁ masuk ke dalam flip – flop ketiga, dan seterusnya. Dengan demikian, rangkaian bertindak sebagai register geser - kiri. Setiap tepi positif dari pulsa detak akan menggeser bit – bit yang tersimpan satu posisi ke kiri.

Tugas 7 " Sistem Digital "

Up Down Counter

Sebuah Counter disebut sebagai Up Counter jika dapat menghitung secara berurutan mulai dari bilangan terkecil sampai bilangan terbesar.

Contoh : 0-1-2-3-4-5-6-7-0-1-2-….

Sedangkan Down Counter adalah Counter yang dapat menghitung secara berurutan dari bilangan terbesar ke bilangan terkecil. Tabel PS/NS untuk Up dan Down Counter 3 bit seperti ditunjukan pada Tabel :

Dari hasil persamaan logika berdasarkan Tabel PS/NS di atas didapatkan rangkaian seperti di bawah ini :

dapat dilihat bahwa Down Counting merupakan kebalikan dari Up Counting, sehingga rangkaiannya masih tetap menggunakan rangkaian Up Counter, hanya outputnya diambilkan dari Q masing-masing Flip-flop. Bentuk rangkaian Down Counter adalah seperti gambar di bawah ini :

RANGKAIAN UP / DOWN COUNTER

Rangkaian Up/Down Counter merupakan gabungan dari Up Counter dan Down Counter. Rangkaian ini dapat menghitung bergantian antara Up dan Down karena adanya input eksternal sebagai control yang menentukan saat menghitung Up atau Down. Pada gambar 4.4 ditunjukkan rangkaian Up/Down Counter Sinkron 3 bit. Jika input CNTRL bernilai ‘1’ maka Counter akan menghitung naik (UP), sedangkan jika input CNTRL bernilai ‘0’, Counter akan menghitung turun (DOWN).